混合关键性 RISC-V SoC 系统级隔离：一个“世界”现实检验
密码学与安全
2026-02-06 v1 硬件体系结构
摘要
随着 RISC-V 采用速度的加快，汽车、物联网 (IoT) 和工业控制等领域正引起日益关注。这些领域受到严苛的尺寸、重量、功耗和成本 (SWaP-C) 约束的驱动，推动向异构系统单芯片 (SoC) 集成通用 CPU、紧耦合加速器以及具有不同完整性水平的多样化 I/O 设备。尽管这种集成提高了成本效率和性能，但它引入了一个根本性的安全与安全挑战：在混合关键性环境中实现系统级隔离。尽管 RISC-V International 提出了包括 RISC-V Worlds、IOPMP 和 SmMTT 在内的多种硬件隔离原语，但其互操作性、可扩展性以及适用于实时系统的适用性仍不充分理解。在本文中，我们从实际异构 SoC 设计的角度，对这些原语进行比较分析。我们实现了一个 IOPMP、一个基于 Worlds 的检查器，以及一个解决基线规范关键局限性的修改版 RISC-V World 检查器，并评估了它们在安全保证和功耗-性能-面积 (PPA) 方面的权衡。我们的结果表明，基于 Worlds 的检查器引入固定、与配置无关的访问延迟，实现了低于所评估备选方案的更差延迟，同时随系统规模可预测地扩展。宏观层面上，我们估计所提出的修改方案相对于基线设计可减少约 5% 的 SoC 面积。所有制品将以开源形式发布，我们期望这些发现直接促进 RISC-V 规范的演进和批准，以及未来 RISC-V SoC 的设计。
引用
@article{arxiv.2602.05002,
title = {System-Level Isolation for Mixed-Criticality RISC-V SoCs: A "World" Reality Check},
author = {Luis Cunha and Jose Martins and Manuel Rodriguez and Tiago Gomes and Sandro Pinto and Uwe Moslehner and Kai Dieffenbach and Glenn Farrall and Kajetan Nuernberger and Thomas Roecker},
journal= {arXiv preprint arXiv:2602.05002},
year = {2026}
}
备注
13 pages, 10 images