RISC V处理器FPGA与ASIC实现的流水线级解析时序表征
信号处理
2025-12-18 v2 硬件体系结构
摘要
本文呈现了在 20 nm FPGA 和 7 nm FinFET ASIC 平台上实现的 32 位 RISC V 处理器的流水线级解析时序表征。一种统一的分析框架被引入，将时序路径分解为逻辑、布线与时钟分量，并将其映射到明确的流水线级转换。该方法能够在微架构层面系统地比较异构实现技术之间的时序行为。通过静态时序分析与统计表征，研究表明尽管两种实现在 EX 到 MEM 流水线转换中均表现出主导关键路径，但其底层时序机制存在根本差异。FPGA时序主要由布线寄生效应和布局相关变异主导，导致较大的松弛分布和对布线拓扑的敏感性。相比之下，ASIC时序主要由组合逻辑深度以及工艺、电压和温度角之间可预测的参数变化决定，从而产生窄且稳定的时序分布。这些结果为可编程与定制器件之间时序差异的结构起源提供了定量见解，并证明了流水线级解析分析在识别平台特定瓶颈方面的有效性。基于这些发现，本文推导了针对FPGA和ASIC两种实现平台的处理器架构实现可预测时序闭合的设计启示。
引用
@article{arxiv.2512.13866,
title = {Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor},
author = {Mostafa Darvishi},
journal= {arXiv preprint arXiv:2512.13866},
year = {2025}
}
备注
11 pages, 7 figures, 1 table, submitted to IEEE Transactions on Very Large Scale Integration (VLSI) Systems. Identification # TVLSI-01194-2025