面向 SRAM 基于 FPGA 的 RISC-V 软处理器的时间脆弱性感知选择性加固
信号处理
2026-01-13 v1 硬件体系结构
系统与控制
系统与控制
摘要
选择性加固广泛用于在限制全 redundancy 开销的同时提高 FPGA 基于软处理器的可靠性。然而，现有方法主要依赖体系结构关键性或功能故障分析，忽略了路由相关时序灵敏度对处理器鲁棒性的影响。本文介绍一种面向 RISC-V 软处理器的时间脆弱性感知选择性加固方法，其实现基于 SRAM 架构的 FPGA。构建于最近在现场时序可观测性方面的进展基础上，该方法量化了在受控路由扰动下的流水线组件的统计时序灵敏度，并利用此信息指导加固决策。在 RISC-V 处理器实现于商业 FPGA 平台上的实验结果表明，具有更高时序脆弱性的组件也表现出对路由引起的时序延迟效应更大的脆弱性。依据这一关联性，所提出的选择性加固策略在显著降低面积和时序开销的同时，实现了与完全加固相当的鲁棒性。这些结果表明，时序脆弱性为 FPGA 基于处理器体系结构中的可靠性感知设计优化提供了实用且有效的指标。
引用
@article{arxiv.2601.06308,
title = {Timing Fragility Aware Selective Hardening of RISCV Soft Processors on SRAM Based FPGAs},
author = {Mostafa Darvishi},
journal= {arXiv preprint arXiv:2601.06308},
year = {2026}
}
备注
14 pages, 2 tables, 13 figures