基于 SRAM 的 FPGA 中三模冗余逻辑的优化设计
硬件体系结构
2011-11-09 v1
摘要
三模冗余 (TMR) 是一种适用于基于 SRAM 的 FPGA 的容错技术。然而，在可编程平台上运行的受 TMR 保护的设计中，实现 100% 鲁棒性的主要挑战之一是防止布线中的翻转引发不同冗余逻辑部分信号之间的不良连接，从而在输出端产生错误。本文研究了 TMR 逻辑的优化设计（例如通过巧妙地插入表决器）以确保鲁棒性。通过故障注入分析了四种不同版本的 TMR 数字滤波器。故障被随机直接插入到 FPGA 的比特流中。本文提供的实验结果表明，TMR 设计中表决器的数量和位置会直接影响容错能力，其范围从 4.03% 到 0.98%，即布线中能够导致 TMR 电路错误的翻转比例。
引用
@article{arxiv.0710.4688,
title = {On the Optimal Design of Triple Modular Redundancy Logic for SRAM-based FPGAs},
author = {F. Lima Kastensmidt and L. Sterpone and L. Carro and M. Sonza Reorda},
journal= {arXiv preprint arXiv:0710.4688},
year = {2011}
}
备注
Submitted on behalf of EDAA (http://www.edaa.com/)