基于总线的二维多核系统与基于TSV的三维片上网络众核系统的故障模型与容错方法综述
硬件体系结构
2022-03-16 v1
摘要
可靠性已成为高性能计算处理器开发的核心。近来，在构建故障与失效模型、理解失效机制以及制定故障缓解策略以提升系统可靠性方面，兴趣激增。本文依次阐述相关概念，以便更好地理解辐射造成的损害、相关故障模型及故障影响。我们考察了基于数字CMOS设计和基于SRAM的FPGA在逻辑层的先进故障缓解技术。数字CMOS与FPGA的CMOS SRAM结构相同。理解弹性SRAM基FPGA对于开发弹性原型至关重要，并有助于数字CMOS设计的快速集成。在微体系结构与体系结构层，讨论了基于总线的多核系统的错误检测与恢复方法。基于硅通孔(TSV)的三维片上网络(Network on chip, NOC)是在单芯片上集成众核的前景方案，也是众核系统上实现千万亿次计算(petascale computing)的合适互连途径。本文详尽讨论了基于TSV的三维NOC众核系统的故障模型、失效机制、弹性三维路由器及缺陷容错方法。在硬件层考察了众核系统的核冗余、自诊断与分布式诊断。本文给出了从逻辑层到处理器核层在多核与众核场景下的广泛容错解决方案。
引用
@article{arxiv.2203.07830,
title = {A Survey of fault models and fault tolerance methods for 2D bus-based multi-core systems and TSV based 3D NOC many-core systems},
author = {Shashikiran Venkatesha and Ranjani Parthasarathi},
journal= {arXiv preprint arXiv:2203.07830},
year = {2022}
}
备注
An Elaborate survey on fault models and fault tolerant designs for multi-core and many-core systems