面向RISC-V处理器的缓存时序漏洞系统性评估
密码学与安全
2025-10-13 v2
摘要
尽管对开源RISC-V指令集架构的兴趣正在增长，但缺乏评估具体处理器实现安全性的工具。针对常见处理器族（如Intel x86-64或ARM）的专用工具和基准测试已用于检测微观架构旁路漏洞，但针对RISC-V的工具却鲜少有。本文描述了我们将面向Intel x86-64的缓存时序漏洞基准套件移植至RISC-V的工作。随后我们使用该基准评估了三款商业化RISC-V处理器：T-Head C910、SiFive U54和U74内核。我们观察到C910处理器比其他处理器显示出更多样的时序类型，推测在C910上运行的代码将暴露于更多微观架构漏洞来源。此外，我们的评估表明，本基准覆盖的86.1%的漏洞在所有处理器中均存在，仅有6.8%的漏洞在所有内核中均不存在。我们的工作，特别是移植的基准，旨在支持RISC-V处理器设计师在设计早期识别泄漏源，并支持反测漏洞的开发。
引用
@article{arxiv.2510.08272,
title = {Systematic Assessment of Cache Timing Vulnerabilities on RISC-V Processors},
author = {Cédrick Austa and Jan Tobias Mühlberg and Jean-Michel Dricot},
journal= {arXiv preprint arXiv:2510.08272},
year = {2025}
}