RV-IM100：量化 RISC-V 微体系结构中 ISA 扩展、数据路径宽度与流水线深度的权衡
硬件体系结构
2026-05-06 v2
摘要
虽然功能性 RISC-V 实现在学术界已广泛可用，但在单一基线架构上沿多个设计轴进行扩展并量化其权衡的受控实证研究仍寥寥无几。本文提出 RV-IM100，一个由 10 个递增的 FPGA 实现微体系结构组成的系列，这些微体系源自相同的 5 级流水线基线，系统性地在数据路径宽度从 RV32 到 RV64、指令集从 I 到 IM、以及流水线深度从 5 级到 8 级受控条件下进行变更。在 5 级流水线层面，I 指令集到 IM 指令集扩展产生了强烈的基准依赖效应：CoreMark 吞吐量翻了一翻，而 Dhrystone 吞吐量仅略有下降，尽管每 MHz 效率有所提升。在 RV32IM 配置下，结合迭代时序封闭方法和从 5 级到 8 级的流水线加深，最高频率从 43 MHz 提升至 126 MHz，使 Dhrystone 和 CoreMark 吞吐量分别提升 71%，但每 MHz 效率下降 41%。在 6 级到 7 级转换时，RV64 尽管频率更高，却出现了吞吐量Regression，表明结果取决于可用的频率余量。在宽度比较中，RV32 在绝对吞吐量上超过 RV64，两者的每 MHz 效率在基准上呈现分化：RV64 在 DMIPS/MHz 上领先 2.3%，而 RV32 在 CoreMark/MHz 上领先 4.6%。在 8 级时，RV32 仅需 59% 的 LUT 数量、51% 的 FF 数量和 80% 的 DSP 数量，表明宽度扩展的资源成本显著超过了有限的效率差异。这些结果为 RISC-V 微体系结构的设计空间探索提供了量化参考。所有 RTL 源代码和基准配置均已公开。
引用
@article{arxiv.2605.01902,
title = {RV-IM100: Quantifying ISA Extension, Datapath Width, and Pipeline Depth Trade-offs in RISC-V Microarchitectures},
author = {Hyunwoo Kang},
journal= {arXiv preprint arXiv:2605.01902},
year = {2026}
}
备注
Preprint. 8 pages, 8 figures, 3 tables