FERIVer：一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助仿真框架
硬件体系结构
2025-04-08 v1
摘要
处理器设计与验证需要将指令级功能仿真与精确硬件仿真相结合。指令集仿真中速度与精度之间的权衡，对处理器验证效率提出了重大挑战。通过利用 Field 可编程门阵列 (FPGA) 的潜能，我们提出一种 FPGA 辅助系统级芯片 (SoC) 平台，通过嵌入式 CPU 与可编程晶体管中综合的硬件实现进行交叉验证。该方法以 500 万条指令每秒 (MIPS) 的速度加速了 RISC-V 指令集架构 (ISA) 处理器的验证，速度是 Xilinx XSim 厂商专用工具的 150 倍，是最先进的开源验证 setup (Verilator) 的 35 倍。该框架在 Zynq 7000 FPGA 上仅占用 <7% 的硬件资源，实现了对 RISC-V 指令集架构的灵活验证，具备高时间与成本效率。
引用
@article{arxiv.2504.05284,
title = {FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors},
author = {Kun Qin and Xiaorang Guo and Martin Schulz and Carsten Trinitis},
journal= {arXiv preprint arXiv:2504.05284},
year = {2025}
}