迟滞结果：CHESSY——SystemC-FPGA 同步的耦合混合仿真
硬件体系结构
2026-04-14 v1
摘要
网络-物理系统 (CPS) 的日益复杂，迫切需要结合精度、速度和可用性的早期原型设计工具。虚拟平台 (VP) 提供快速的功能仿真，但当需要准确的时序建模且 RTL 仿真成本过高时，就需要采用混合联合仿真解决方案，其中关键数字组件部署在 FPGA 上。然而，现有的混合仿真工具大多是专有软件，依赖特定供应商的 FPGA 功能。为填补这一空白，我们引入一个开源框架，将基于 SystemC 的 VP 与 FPGA 仿真相连接，实现数字组件和非数字组件的全系统联合仿真。FPGA 加速主数字子系统的执行，while 一个包装器通过 JTAG 协调与 VP 之间的时序和通信，维持与仿真外设的同步。使用 RISC-V SoC 进行评估，示例为生物信号处理领域，显示相较于 RTL 仿真可实现高达 2500 倍的加速，同时相较于纯 FPGA 仿真总仿真时间不超过 2 倍。
引用
@article{arxiv.2604.10093,
title = {Late Breaking Results: CHESSY: Coupled Hybrid Emulation with SystemC-FPGA Synchronization},
author = {Lorenzo Ruotolo and Giovanni Pollo and Mohamed Amine Hamdi and Matteo Risso and Yukai Chen and Enrico Macii and Massimo Poncino and Sara Vinco and Alessio Burrello and Daniele Jahier Pagliari},
journal= {arXiv preprint arXiv:2604.10093},
year = {2026}
}