EmuNoC:基于 FPGA 的快速灵活片上网络混合仿真原型设计
硬件体系结构
2022-06-24 v1
摘要
片上网络(NoC)近年来被广泛应用,从多核 CPU 到边缘 AI 加速器。相较于缓慢的仿真,基于 FPGA 的仿真有望加速其 RTL 建模。然而,在硬件中为多样化应用生成真实测试激励颇具挑战。换言之,需要一个快速且灵活的设计框架。最有前景的方案是混合仿真,其中部分设计在软件中仿真,其余部分在硬件中仿真。本文提出一种名为 EmuNoC 的新型混合仿真框架。我们引入一种时钟同步方法与纯软件数据包生成,在保留纯软件激励仿真接口灵活性的同时,相较最先进框架将仿真速度提升 36.3 至 79.3 倍。我们还将面积效率提升至可在单块 FPGA 上建模多达 169 个路由器的 NoC,而先前框架仅能实现 64 个路由器。
引用
@article{arxiv.2206.11613,
title = {EmuNoC: Hybrid Emulation for Fast and Flexible Network-on-Chip Prototyping on FPGAs},
author = {Yee Yang Tan and Felix Staudigl and Lukas Jünger and Anna Drewes and Rainer Leupers and Jan Moritz Joseph},
journal= {arXiv preprint arXiv:2206.11613},
year = {2022}
}