用于生成FPGA上自适应神经网络加速器的ONNX至硬件设计流程
硬件体系结构
2023-09-26 v1
摘要
神经网络（NN）为执行从语音识别到医疗诊断等各类应用提供了可靠且稳健的途径，加速了繁重且耗时的负载。其在边缘端实现所涉及的挑战包括提供多样性、灵活性与可持续性。这意味着，例如，需以高能效方式支持不断演进的应用与算法。使用硬件或软件加速器可实现NN的快速高效计算，而灵活性可用于支持长期自适应。尽管如此，针对特定设备手工定制NN虽可能得到最优解，却耗时且需经验，这正是硬件加速器框架被开发的原因。这项进行中的研究聚焦于探索将Ratto等人提出的工具链（其具有支持自适应的独特能力）与近似计算相结合的可能性。目标将是实现边缘端FPGA上轻量级可自适应NN推理。在此之前，本工作详细综述了采用类似流式架构的既有框架，以供未来比较。
引用
@article{arxiv.2309.13321,
title = {ONNX-to-Hardware Design Flow for the Generation of Adaptive Neural-Network Accelerators on FPGAs},
author = {Federico Manca and Francesco Ratto},
journal= {arXiv preprint arXiv:2309.13321},
year = {2023}
}
备注
Accepted for presentation at the CPS workshop 2023 (http://www.cpsschool.eu/cps-workshop)