PieceTimer：一种基于分段模型考虑建立/保持时间相互依赖性的整体时序分析框架
硬件体系结构
2017-05-16 v1
摘要
在静态时序分析中，触发器的时钟到输出延迟被视为常数。建立时间和保持时间被分别表征并也用作常数。这些表征的延迟、建立时间和保持时间被独立应用于时序分析以验证电路性能。然而现实中，触发器的时钟到输出延迟取决于建立时间和保持时间两者。这些延迟随不同的建立/保持时间组合而变化，而非常数。因此，建立/保持时间的简单抽象和恒定时钟到输出延迟引入了时序分析的不准确性。本文提出一种整体方法，用分段线性模型考虑时钟到输出延迟与建立/保持时间组合的关系。结果比传统时序分析更准确，并且时钟到输出延迟、建立时间和保持时间之间相互依赖性的纳入也可能改善电路性能。
引用
@article{arxiv.1705.04993,
title = {PieceTimer: A Holistic Timing Analysis Framework Considering Setup/Hold Time Interdependency Using A Piecewise Model},
author = {Grace Li Zhang and Bing Li and Ulf Schlichtmann},
journal= {arXiv preprint arXiv:1705.04993},
year = {2017}
}
备注
IEEE/ACM International Conference on Computer-Aided Design (ICCAD), November 2016