GNN4REL：用于预测电路可靠性退化的图神经网络
机器学习
2022-08-08 v1 密码学与安全
摘要
工艺变异与器件老化给电路设计者带来深刻挑战。若不能精确理解变异对电路路径延迟的影响，便无法正确估计用以规避时序违例的保护带（guardband）。该问题在先进工艺节点下更趋严峻，此时晶体管尺寸达原子级别，既定裕度被严重压缩。因而，传统最坏情况分析变得不切实际，导致难以承受的性能开销。相反，工艺变异/老化感知的静态时序分析（STA）为设计者提供准确的统计延迟分布。于是可高效估计微小但充分的保护带。然而，此类分析代价高昂，因其需要密集的蒙特卡洛模拟。进一步，它需获取机密基于物理的老化模型以生成 STA 所需标准单元库。本工作中，我们采用图神经网络（GNNs）精确估计工艺变异与器件老化对电路中任意路径延迟的影响。我们提出的 GNN4REL 框架使设计者无需访问晶体管模型、标准单元库乃至 STA 即可执行快速准确的可靠性估计；这些组件均通过代工厂训练被纳入 GNN 模型。具体而言，GNN4REL 在一个针对工业 14nm 测量数据校准的 FinFET 技术模型上训练。通过在 EPFL 与 ITC-99 基准以及 RISC-V 处理器上的广泛实验，我们成功估计所有路径的延迟退化——显著地在数秒内完成——平均绝对误差低至 0.01 个百分点。
引用
@article{arxiv.2208.02868,
title = {GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation},
author = {Lilas Alrahis and Johann Knechtel and Florian Klemme and Hussam Amrouch and Ozgur Sinanoglu},
journal= {arXiv preprint arXiv:2208.02868},
year = {2022}
}
备注
This article will be presented in the International Conference on Compilers, Architectures, and Synthesis for Embedded Systems (CASES) 2022 and will appear as part of the ESWEEK-TCAD special issue