65nm ASIC中SABER的设计空间探索
密码学与安全
2021-09-17 v1
摘要
本文针对SABER（NIST抗量子公钥密码标准化工作的入围算法之一）开展设计空间探索。我们的设计空间探索以65nm ASIC平台为目标，评估了6种不同架构。探索始于从FPGA移植的基线架构。为提高时钟频率（我们探索的主要目标），我们采用了若干优化：(i) 以“智能综合”方式使用编译存储器，(ii) 流水线化，以及(iii) SABER构建模块间的逻辑共享。最优化的架构使用了四个寄存器文件，实现了1GHz的显著时钟频率，同时仅需0.314mm2的面积。此外，对该架构进行了物理综合并给出了可用于流片的版图。该高频架构的动态功耗估计值约为：密钥生成184mW，封装或解封装操作187mW。这些结果有力表明我们的优化加速器架构非常适用于高速密码应用。
引用
@article{arxiv.2109.07824,
title = {Design Space Exploration of SABER in 65nm ASIC},
author = {Malik Imran and Felipe Almeida and Jaan Raik and Andrea Basso and Sujoy Sinha Roy and Samuel Pagliarini},
journal= {arXiv preprint arXiv:2109.07824},
year = {2021}
}
备注
6 pages, 3 figures, conference