针对 Angstrom 级节点的 wire-friendly 域特定处理器的物理设计探索
硬件体系结构
2025-08-12 v1
摘要
本文针对面向机器学习（ML）的域特定处理器（DSIP）架构，探讨了其在先进 Angstrom 级技术中的互连效率挑战。该设计强调缩短导线长度和提高核心密度，利用专用存储结构和 SIMD（单指令多数据）单元。我们综合评估了五种配置，采用 IMEC A10 纳米片节点 PDK。结果表明，我们的架构比最先进（SoA）DSIP 基准（VWR2A）实现了 2 倍以上的标准化导线长度降低和 3 倍以上的密度提升，所有配置指标均表现出低变动性，为下一代 DSIP 设计提供了有前景的解决方案。这些改进通过最小的人工布局干预实现，体现了该架构的内在物理效率及其低成本 wire-friendly 实施的潜力。
关键词
引用
@article{arxiv.2508.07110,
title = {Physical Design Exploration of a Wire-Friendly Domain-Specific Processor for Angstrom-Era Nodes},
author = {Lorenzo Ruotolo and Lara Orlandic and Pengbo Yu and Moritz Brunion and Daniele Jahier Pagliari and Dwaipayan Biswas and Giovanni Ansaloni and David Atienza and Julien Ryckaert and Francky Catthoor and Yukai Chen},
journal= {arXiv preprint arXiv:2508.07110},
year = {2025}
}