Fan-out wafer-level packaging 中芯片互连的缺陷分析与内置自检
系统与控制
2025-03-20 v1 系统与控制
摘要
Fan-out wafer-level packaging（FOWLP）通过降低封装尺寸、改善信号完整性和提升性能，满足更高互连密度的需求。然而，FOWLP 面临着热膨胀系数（CTE）不匹配、翘曲、芯片位移以及固化后凸出等制造挑战，导致再分布层（RDL）堆积时出现错位和键合问题。此外，封装的有机材料在制造和运行期间受到严酷的热机械应力。为此，我们提出了针对 FOWLP 互连的综合缺陷分析和测试框架。我们使用Ansys Q3D 将缺陷映射到等效电路模型，进行故障仿真以探讨这些缺陷对芯片功能的影响。此外，我们提出一种内置自检（BIST）架构，用于检测卡住态和桥接故障，同时准确诊断故障类型和位置。我们的仿真结果表明，所提BIST方案有效，为包装设计决策提供关键见解，使故障检测与诊断与可测试性插入成本之间取得平衡。
引用
@article{arxiv.2503.14784,
title = {Defect Analysis and Built-In-Self-Test for Chiplet Interconnects in Fan-out Wafer-Level Packaging},
author = {Partho Bhoumik and Christopher Bailey and Krishnendu Chakrabarty},
journal= {arXiv preprint arXiv:2503.14784},
year = {2025}
}
备注
This paper is accepted for publication at VLSI Test Symposium, 2025