存在缺陷时量子纠错码与模块化小芯片的协同设计

制造误差对将固态量子器件扩展至容错（FT）量子应用所需尺寸构成了重大挑战。为缓解制造误差带来的资源开销，我们结合了两种方法：（1）利用模块化架构的灵活性，（2）调整量子纠错（QEC）流程以应对制造缺陷。我们模拟了适用于具有任意分布缺陷的量子比特阵列的表面码，以找到表征缺陷如何影响保真度的度量。随后，我们确定了在基于小芯片的模块化架构上，缺陷对实现容错量子计算机的资源开销的影响。我们处理制造缺陷的策略展示了逻辑失败的指数级抑制，其中在非故障物理量子比特的错误率约为 0.1% 的基于电路的噪声模型下实现。这是我们设想运行无缺陷表面码的典型区间。我们利用数值结果建立了从有缺陷小芯片构建器件的后选择准则。使用我们的准则，我们进而以每个逻辑量子比特平均制造的物理量子比特数来评估资源开销。我们发现，基于缺陷率和目标保真度选择最优的小芯片尺寸，对于限制由缺陷引起的任何额外纠错开销至关重要。当选择最优小芯片尺寸时，在我们使用的两种缺陷模型下，对于广泛的目标性能范围，在 1% 缺陷率时代开销可分别降低至 3 倍和 6 倍以下。我们还确定了截止保真度值，有助于判断一个量子比特应被禁用还是保留作为纠错码的一部分。