65 nm TPSCo 工艺模拟像素传感器（MAPS）的表征
仪器与探测器
2024-11-14 v1 高能物理 - 实验
摘要
在 ALICE ITS 升级项目的背景下，基于 65 nm TPSCo CMOS 成像工艺开发了一系列 MAPS 小规模测试芯片，其首要目标是用于 ALICE 内径探测器的升级。其中一款传感器 CE-65 及其演进版本 CE-65v2，旨在研究不同收集层工艺（标准、全覆盖、改进型）、像素尺寸（15、18、22.5 微米）以及像素几何形状（方形与六边形/交错）对传感器性能的影响。本文基于 55Fe 放射源实验室测量和 CERN SPS 束流测试，对 CE-65v2 芯片进行了表征。所有考虑的芯片配置均展现出高达 5% 量级的增益均匀性。在束流测试中，CE-65v2 芯片实现了优于 2 微米的空间分辨率。允许更快电荷收集和更少电荷共享的工艺修改会降低空间分辨率，但会显著扩大工作范围，15 微米和 22.5 微米像素芯片在种子阈值高达约 180 e- 时均能保持超过 99% 的效率。这些结果验证了 65 nm TPSCo 工艺的可行性，并为未来粒子探测实验的设计选择提供了依据。
引用
@article{arxiv.2411.08740,
title = {Characterisation of analogue MAPS produced in the 65 nm TPSCo process},
author = {Eduardo Ploerer and Hitoshi Baba and Jerome Baudot and Auguste Besson and Szymon Bugiel and Tatsuya Chujo and Claude Colledani and Andrei Dorokhov and Ziad El Bitar and Mathieu Goffe and Taku Gunji and Christine Hu-Guo and Armin Ilg and Kimmo Jaaskelainen and Towa Katsuno and Alexander Kluge and Anhelina Kostina and Ajit Kumar and Alessandra Lorenzetti and Anna Macchiolo and Magnus Mager and Jonghan Park and Shingo Sakai and Serhiy Senyukov and Hasan Shamas and Daito Shibata and Walter Snoeys and Pavel Stanek and Miljenko Suljic and Lukas Tomasek and Isabelle Valin and Reita Wada and Yorito Yamaguchi and the ALICE Collaboration},
journal= {arXiv preprint arXiv:2411.08740},
year = {2024}
}
备注
7 pages, 12 figures; Proceedings for iWoRiD 2024 (Lisbon)