具有高线阻的1S1R交叉阵列阻性存储器的信道模型与编码方案
系统与控制
2021-04-30 v1 系统与控制
摘要
具有1选择器1电阻（1S1R）结构的交叉阵列阻性存储器在非易失、高密度、低延迟的存储级存储器应用中颇具吸引力。随着技术缩小至单纳米尺度，字线/位线电阻率的上升成为器件可靠性的限制因素。本文在考虑线阻与器件变异性的情况下，通过统计关联退化的写/读裕量与信道参数，给出了写/读通信信道。针对写/读操作提出了二元非对称信道（BAC）模型。基于这些模型的仿真表明，器件的比特错误率在存储阵列中高度非均匀。这些模型为评估存储器可靠性与设计参数（如阵列规模、技术节点与宽高比）之间的权衡提供了量化工具，亦可用于设计对交叉阵列存储器最为有效的编码理论方案。提出了优化读阈值的办法以降低原始比特错误率（RBER）。我们基于Bose-Chaudhuri-Hocquenghem（BCH）码提出了两种高效信道编码方案。为缓解可靠性的非均匀性，提出一种交织编码方案；为利用该非均匀性，提出一种位置依赖编码框架。我们所提的两种编码方案均有效降低了未检测比特错误率（UBER）。
引用
@article{arxiv.2104.14011,
title = {Channel Models and Coding Solutions for 1S1R Crossbar Resistive Memory with High Line Resistance},
author = {Zehui Chen and Lara Dolecek},
journal= {arXiv preprint arXiv:2104.14011},
year = {2021}
}
备注
arXiv admin note: text overlap with arXiv:1912.02963