基于高性能双极性双栅 WSe2 薄膜晶体管的可级联逻辑门
材料科学
2023-05-26 v1 新兴技术
信号处理
摘要
基于二维（2D）材料（如石墨烯、碳纳米管、黑磷及某些过渡金属硫族化物（TMDs））的双极性双栅晶体管，可实现具有抑制关态电流的可重构逻辑电路。这些电路以更少晶体管实现与 CMOS 相同的逻辑输出，并在设计中提供更大灵活性。主要挑战在于这些采用静态类 CMOS 连接的逻辑门的级联能力与功耗。本文制备了基于二硒化钨（WSe2）的高性能双极性双栅晶体管。在 p 型与 n 型传输中分别测得高达 10^8 与 10^6 的开关比、100 至 300 fA 的低关态电流、可忽略的迟滞以及 62 与 63 mV/dec 的理想亚阈值摆幅。我们首次展示了使用双极性 TMD 晶体管且具最小静态功耗的可级联与级联逻辑门，包括由级联反相器构成的反相器、XOR、NAND、NOR 与缓冲器。对控制栅与极性栅行为的深入研究此前尚缺，本文对此进行了详尽探究。测量并分析了逻辑门的噪声容限。大噪声容限使得能够实现 VT-drop 电路，一种减少晶体管数量并简化电路设计的逻辑类型。最后，定性分析了由双栅器件构建的 VT-drop 及其他电路的速度性能。本工作为双极性双栅 TMD 晶体管领域的未来发展奠定基础，展示了其在低功耗、高速及更灵活逻辑电路方面的潜力。
引用
@article{arxiv.2305.01790,
title = {Cascaded Logic Gates Based on High-Performance Ambipolar Dual-Gate WSe2 Thin Film Transistors},
author = {Xintong Li and Peng Zhou and Xuan Hu and Ethan Rivers and Kenji Watanabe and Takashi Taniguchi and Deji Akinwande and Joseph S. Friedman and Jean Anne C. Incorvia},
journal= {arXiv preprint arXiv:2305.01790},
year = {2023}
}