纳米级 VLSI 标准单元库在 PVT 角点表征中线性延迟模型边界点（断点）的分析
仪器与探测器
2014-10-07 v1
摘要
在 VLSI 芯片设计流程中，静态时序分析（STA）用于对数据路径延迟进行快速且准确的分析。该方法之所以快速，是因为其延迟数据取自查找表（LUT），而非传统的 SPICE 仿真。然而，这种方法的准确性取决于表征 LUT 所基于的底层延迟模型。基于非线性延迟模型（NLDM）的 LUT 在工业界相当普遍，但由于需要在任意点进行大量 SPICE 仿真，其表征过程耗时巨大。为改善这一问题，人们提出了各种其他延迟模型，如 alpha-power 模型和分段线性延迟模型。Bulusu 等人提出的线性延迟模型（LDM）将 LUT 生成时间减少了 50%。LDM 将相对于输入上升时间（）的延迟曲线划分为两个区域：线性区和非线性区。线性区与非线性区之间的这个边界点被称为断点（）。如果我们仅在两个点进行仿真，即可完成线性区的处理。若能在各种 PVT 角点获知该断点，即可实现这一优势。本文我们将分析该断点，并给出一个公式以在各种 PVT 角点下求出该值。了解（）可将 LUT 仿真限制在非线性区域内，从而帮助我们在 LUT 表征过程中节省大量时间。
引用
@article{arxiv.1410.1339,
title = {Analysis of boundary point (break point) in Linear Delay Model for nanoscale VLSI standard cell library characterization at PVT corners},
author = {Gaurav Kumar Agarwal},
journal= {arXiv preprint arXiv:1410.1339},
year = {2014}
}