AID：基于放电式 SRAM 内乘法的加速器精度提升
硬件体系结构
2022-08-03 v1
摘要
本文提出了一种新颖电路（AID）以提高使用标准 6T-SRAM 的节能型存内乘法器的精度。最先进的基于放电的 SRAM 内乘法加速器因其访问晶体管的二次方特性导致位线（BL、BLB）中的非线性行为，从而造成较差的信噪比（SNR）。为实现 BLB 电压中的线性，我们提出一种作用于访问晶体管栅极的新颖根函数技术，与最先进的基于放电的拓扑相比，平均提高 10.77 dB SNR 的精度。我们的分析方法和 65 nm CMOS 工艺下的电路仿真验证，所提技术从 1V 电源每次计算（乘法、累加和预置）消耗 0.523 pJ，比其他最先进技术低 51.18%。我们针对 4x4 乘法运算进行了广泛的基于蒙特卡洛的仿真，且我们的新技术在最坏情况错误输出场景下呈现小于 0.086 的标准差。
引用
@article{arxiv.2204.07387,
title = {AID: Accuracy Improvement of Analog Discharge-Based in-SRAM Multiplication Accelerator},
author = {Saeed Seyedfaraji and Baset Mesgari and Semeen Rehman},
journal= {arXiv preprint arXiv:2204.07387},
year = {2022}
}