面向CSIDH密钥交换协议的常数时间硬件架构
密码学与安全
2025-08-18 v1
摘要
可交换超特异同构 Diffie-Hellman (CSIDH) 算法是一种具有异常小密钥尺寸的后量子密钥交换协议，但因计算密集型密钥生成而受限。此外，实际实现必须以常数时间运行以抵御侧信道漏洞，这带来了额外的性能挑战。本文提出了一种全新的硬件方案，首次对CSIDH进行全面硬件研究， 在FPGA和专用集成电路(ASIC)平台上建立了统一的性能基准。该架构采用顶层有限状态机(FSM)协调深度流水化的算术逻辑单元(ALU)，以加速底层512位有限域运算。ALU采用并行化的schoolbook乘法器，完成512×512位乘法仅需22个时钟周期，从而实现完整的Montgomery模乘法在87个周期内完成。常数时间CSIDH-512设计每生成一个密钥需1.03×10^8个时钟周期。当在Xilinx Zynq UltraScale+ FPGA上实现时，该架构实现200 MHz时钟频率，对应515 ms延迟。对于采用180nm工艺的ASIC实现，设计需1.065×10^8个时钟周期，实现约180 MHz频率，产生约591 ms的密钥生成延迟。通过为FPGA和ASIC平台提供首个公开的硬件性能指标，本工作为未来的基于同构的后量子密码加速器提供了关键基准。
引用
@article{arxiv.2508.11082,
title = {A Constant-Time Hardware Architecture for the CSIDH Key-Exchange Protocol},
author = {Sina Bagheri and Masoud Kaveh and Francisco Hernando-Gallego and Diego Martín and Nuria Serrano},
journal= {arXiv preprint arXiv:2508.11082},
year = {2025}
}