基于时间残差放大器的三步低延迟低功耗多通道时间数字转换器
信号处理
2023-06-02 v1
摘要
本文提出并评估了一种新型低功耗高分辨率时间数字转换器(TDC)架构，该架构针对多通道芯片集成和高吞吐率操作(40 Mconversion/s/通道)进行了优化。该转换器基于三步架构。第一步使用计数器，而后续两步基于两类延迟线结构。在第二步与第三步之间采用可编程时间放大器，以在标准工作模式下达到24.4 ps的最终分辨率。系统利用通用的连续稳定主模块来控制各通道中可微调的从模块，以抵御全局PVT变化的影响。得益于该结构，当某通道未处理命中事件时其功耗显著降低，处理命中事件时功耗限于2.2 mW。在用于原型的130 nm CMOS工艺中，单个TDC通道面积仅0.051 mm2。这种紧凑性与低功耗相结合，是多通道前端芯片集成的关键优势。该新结构的性能已在原型芯片上完成评估。测量结果表明，在宽工作温度范围(-40°C至60°C)内时序性能优异，与预期相符。例如，测得的时间积分非线性优于1 LSB(25 ps)，整体时序精度优于21 ps RMS。
引用
@article{arxiv.2306.00433,
title = {A 3-step Low-latency Low-Power Multichannel Time-to-Digital Converter based on Time Residual Amplifier},
author = {Florent Bouyjou},
journal= {arXiv preprint arXiv:2306.00433},
year = {2023}
}