采用0.35微米CMOS工艺的8位25 MHz流水线ADC全定制ASIC设计
硬件体系结构
2012-07-25 v2
摘要
本项目的目的是采用0.35微米CMOS工艺设计和实现一个流水线模数转换器。初始要求仅给出了25 MHz转换速率和8位分辨率，同时还提出了低功耗和小面积等次要目标。该架构基于每级1.5位结构，并利用数字校正对每级进行校正[12]。每级采用由200 MHz ft的级联gm-C运算放大器构成的差分开关电容电路进行采样和放大[12]。差分动态比较器用于实现1.5位每级结构所需的判决电平。流水线的校正通过由D锁存器和全加器组成的数字校正电路完成。整个设计的面积和功耗分别为0.24 mm²和35 mW。转换器输出合格信号的最大采样率为33 MHz。
引用
@article{arxiv.1011.4157,
title = {A full-custom ASIC design of a 8-bit, 25 MHz, Pipeline ADC using 0.35 um CMOS technology},
author = {Moslem Rashidi and Mikael Hogrud and Donatas Siaudinis and Affaq Qamar and Imran Khan},
journal= {arXiv preprint arXiv:1011.4157},
year = {2012}
}
备注
the paper needs to be withdrawn because of copyright conflicts