在 40 nm FPGA 中实现的多链测量平均时间数字转换器
仪器与探测器
2016-11-17 v1 高能物理 - 实验
摘要
本文介绍了一种在 40 nm 工艺 Virtex-6 FPGA 中实现的高精度、高分辨率时间数字转换器 (TDC)。采用多链测量平均架构来克服由普通单抽头延迟链固有单元延迟决定的分辨率限制。该架构同时提高了分辨率和精度。在此类 TDC 中，输入信号同时连接到多个抽头延迟链（链数为 M），且每两条相邻链之间有一个固定延迟单元。每个抽头延迟链本身就是一个普通 TDC，应为一次命中输入信号生成一个 TDC 时间值，因此对于一次命中信号总共应获得 M 个 TDC 时间值。平均处理后，得到最终的 TDC 时间。利用 8 条并行抽头延迟链实现了一个分辨率为 3 ps（即 bin 大小）、精度为 6.5 ps（即 RMS）的 TDC。与此同时，具有单条抽头延迟链的普通 TDC 产生的分辨率为 24 ps，精度为 18 ps。
引用
@article{arxiv.1406.3789,
title = {A Multi-chain Measurements Averaging TDC Implemented in a 40 nm FPGA},
author = {Qi Shen and Shubin Liu and Binxiang Qi and Qi An and Shengkai Liao and Chengzhi Peng and Weiyue Liu},
journal= {arXiv preprint arXiv:1406.3789},
year = {2016}
}
备注
IEEE 2014 real time conference record