一种高线性且灵活的基于 FPGA 的时间数字转换器
系统与控制
2024-10-28 v4 系统与控制
摘要
时间数字转换器（TDC）是时间间隔测量的主要部件。现场可编程门阵列（FPGA）的最新发展使得实现高性能 TDC 成为可能，而此前这只能使用专用硬件实现。为消除空直方图bin并获得更高线性度，基于 FPGA 的 TDC 通常施加补偿方法，要么使用消耗更多资源的多延迟线，要么进行后处理，导致时间信息的永久丢失。我们提出一种采用单延迟线且无补偿的新型 TDC，通过对延迟线状态而非传统 TDC 所用的温度计码进行编码，从而实现高线性 TDC。实验结果表明，我们的基于状态的方法在时间分辨率 5.00 ps 时达到改进的微分非线性（DNL）[-0.998, -1.533]，10.04 ps 时为 [-0.44,0.49]，21.65 ps 时为 [-0.16, 0.19]，43.87 ps 时为 [-0.10, 0.11]，64.12 ps 时为 [-0.06, 0.07]，87.73 ps 时为 [-0.07, 0.05]，且未观察到空bin。据我们所知，所获得的原始线性度连同零空bin和简单延迟线结构超越了先前报道的基于 FPGA 的 TDC。
引用
@article{arxiv.2107.13053,
title = {A Highly Linear and Flexible FPGA-Based Time-to-Digital Converter},
author = {Yuanyuan Hua and Danial Chitnis},
journal= {arXiv preprint arXiv:2107.13053},
year = {2024}
}
备注
This work has been submitted to the IEEE for possible publication