在 Intel Arria 10 FPGA 中实现的 5.5 ps 时间间隔 RMS 精度时间数字转换器
仪器与探测器
2018-06-01 v1
摘要
作为现场可编程门阵列（FPGA）市场的重要组成部分，Intel FPGA 在实现时间数字转换器（TDC）方面也具有巨大潜力。本文在采用 20 nm 工艺制造的 Intel Arria 10 FPGA 中采用了基本的抽头延迟线（TDL）TDC 结构。由于先进工艺制造的 FPGA 存在严重的气泡问题，采用ones计数器编码方案以保持 TDL 中的延迟元件可分辨，从而实现高 TDC 时间精度。对 TDC bin 宽度的测试表明，延迟链的特性与 FPGA 中逻辑资源的基本结构高度一致。为提高 TDC 时间精度，将四条 TDL 并行组合用于最终的 TDC 实现。使用两个相同的 TDC 通道，在 0 至 50 ns 范围内测量时间间隔的平均 RMS 精度达到 5.45 ps。测试结果表明，当前 Intel 主流 FPGA 中也可实现高性能 TDC。
引用
@article{arxiv.1805.12390,
title = {A 5.5 ps Time-interval RMS Precision Time-to-Digital Convertor Implemented in Intel Arria 10 FPGA},
author = {Jie Kuang and Yonggang Wang},
journal= {arXiv preprint arXiv:1805.12390},
year = {2018}
}
备注
3 pages, 5 figures, conference