面向 Spartan-6 FPGA 的 26 ps RMS 时间数字转换器核心
仪器与探测器
2013-03-29 v1
摘要
我们设计、实现并测试了一款用于低成本 Spartan-6 FPGA 的时间数字转换器（TDC）核心。我们的设计利用进位链中的有限传播速度来实现延迟线，其中使用数百个抽头测量输入信号边沿的传播距离。该技术使核心能够达到远优于 FPGA 触发器最小开关周期的精度。为了补偿工艺、电压和温度（PVT）效应，我们的设计结合了两种技术：启动校准和在线校准。启动校准使用统计方法估计延迟线抽头之间的延迟，并有助于消除工艺变化的影响。在线校准在不中断核心运行的情况下进行，它使用一个环形振荡器，测量其频率不稳定性并用于补偿随后电压和温度对延迟线的影响。测试表明，我们的设计在 37C 至 48C 的温度范围内达到了 26 ps RMS 的精度。
引用
@article{arxiv.1303.6840,
title = {A 26 ps RMS time-to-digital converter core for Spartan-6 FPGAs},
author = {Sebastien Bourdeauducq},
journal= {arXiv preprint arXiv:1303.6840},
year = {2013}
}
备注
FPGAworld 2012