基于16nm FPGA的延迟时间特性：采用二项序列校准的低非线性、皮秒分辨率时间-数字转换器
硬件体系结构
2025-11-11 v1 仪器与探测器
量子物理
摘要
我们 presented 在16 nm Xilinx UltraScale Plus FPGA 上实现的一种时间-数字转换器（TDC），分辨率达1.15皮秒，均方根精度为3.38皮秒，微分非线性（DNL）为[-0.43, 0.24] LSB，积分非线性（INL）为[-2.67, 0.15] LSB。本工作引入两种新的硬件无关后处理技术——部分顺序重构（POR）和迭代时间-bin交错（ITI），显著提升了基于FPGA的TDC性能。POR通过代码密度测试数据和有向无环图（DAG）分析推断每个时间-bin的部分顺序，从而实现近乎完整的可用bin恢复。ITI进一步通过将多个已校准的 tapped 延迟线（TDL）合并为单个统一延迟链，实现可扩展的细时间分辨率，而无需采用平均化技术。与当前最先进的基于FPGA的TDC架构相比，所提方法在较少的硬件开销下提供了竞争或更好的性能。这些技术广泛适用于可编程逻辑平台上的高分辨率时间测量和精确延迟校准。
引用
@article{arxiv.2511.05583,
title = {Delay Time Characterization on FPGA: A Low Nonlinearity, Picosecond Resolution Time-to-Digital Converter on 16-nm FPGA using Bin Sequence Calibration},
author = {Sunwoo Park and Byungkwon Park and Eunsung Kim and Jiwon Yune and Seungho Han and Seunggo Nam},
journal= {arXiv preprint arXiv:2511.05583},
year = {2025}
}