一种14ns延迟、9Gb/s、0.44mm$^2$、62pJ/b短块长LDPC译码器ASIC在22FDX中的实现

Darja Nonaca; Jérémy Guichemerre; Reinhard Wiesmayr; Nihat Engin Tunali; Christoph Studer

一种14ns延迟、9Gb/s、0.44mm$^2$、62pJ/b短块长LDPC译码器ASIC在22FDX中的实现

硬件体系结构 2025-12-22 v1 信号处理

作者: Darja Nonaca , Jérémy Guichemerre , Reinhard Wiesmayr , Nihat Engin Tunali , Christoph Studer

摘要

Ultra-reliable low latency communication (URLLC) 是5G无线系统的关键组成部分。实现低延迟需要使用短块长的代码，而采用 successive cancellation list (SCL) 译码的极化码通常优于低密度奇偶校验 (LDPC) 代码的消息传递 (MP) 译码。然而，SCL 译码器已知具有高延迟和较差的面积效率。在本文中，我们提出一种新的短块长多速率二进制 LDPC 码，优于相同块长下的5G-LDPC 码，适用于URLLC应用，采用全并行MP方式。为演示该译码器的有效性，我们呈现了一个面积为0.44mm $^2$ 、支持三种速率的GlobalFoundries 22FDX LDPC 译码器 ASIC，实现最低业界水平的14ns译码延迟，在62pJ/b能效下实现128位块长的1/2速率代码的9Gb/s信息吞吐量。

关键词

LDPC译码器短块长低延迟 ASIC 5G

引用

@article{arxiv.2512.17834,
  title  = {A 14ns-Latency 9Gb/s 0.44mm$^2$ 62pJ/b Short-Blocklength LDPC Decoder ASIC in 22FDX},
  author = {Darja Nonaca and Jérémy Guichemerre and Reinhard Wiesmayr and Nihat Engin Tunali and Christoph Studer},
  journal= {arXiv preprint arXiv:2512.17834},
  year   = {2025}
}

备注

Presented at the 2025 IEEE European Solid-State Electronics Research Conference (ESSERC)

一种14ns延迟、9Gb/s、0.44mm$^2$、62pJ/b短块长LDPC译码器ASIC在22FDX中的实现

摘要

关键词

引用

备注

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