在 NI USRP-2953R 上实现 2.48Gb/s QC-LDPC 解码器
硬件体系结构
2015-05-19 v1
摘要
未来无线系统预期达到 Gb/s 量级的增长数据速率直接影响了物理层调制与编码子系统的吞吐量需求。为设计适用于 5G 无线系统的信道编码方案，在本简报中，我们提出了一种大规模并行 2.48Gb/s 准循环低密度奇偶校验 (QC-LDPC) 解码器实现，其在单个 FPGA 上的 NI USRP-2953R 中以 200MHz 运行。整个大规模并行解码器的高级描述通过使用美国国家仪器 LabVIEW 通信系统设计方案套件 (CSDS) 中的算法编译器在约 2 分钟内转换为硬件描述语言 (HDL)，即 VHDL。该实现不仅展示了我们解码器架构的可扩展性，也展示了 LabVIEW CSDS 工具的快速原型设计能力。据我们所知，在撰写本文时，这是使用算法编译器在 USRP 上实现的标准兼容 QC-LDPC 解码器中最快的一个。
引用
@article{arxiv.1505.04339,
title = {A 2.48Gb/s QC-LDPC Decoder Implementation on the NI USRP-2953R},
author = {Swapnil Mhaske and David Uliana and Hojin Kee and Tai Ly and Ahsan Aziz and Predrag Spasojevic},
journal= {arXiv preprint arXiv:1505.04339},
year = {2015}
}
备注
3 figures, 5 pages. arXiv admin note: text overlap with arXiv:1503.02986