高性价比、高吞吐量LDPC解码器的分析与设计
信号处理
2017-10-02 v1 硬件体系结构
摘要
本文介绍了一种用于低密度奇偶校验（LDPC）解码器的高性价比、高吞吐量硬件设计的新方法。所提出的方法称为非满射有限字母表迭代解码器（NS-FAIDs），利用了消息传递LDPC解码器对交换消息计算中不精确性的鲁棒性，并被证明为先前文献中提出的几种设计提供了一个统一框架。通过密度演化对规则和非规则LDPC码的NS-FAIDs进行了优化，并表明它能在硬件复杂度与解码性能之间提供不同的权衡。本文还提出了两种面向高吞吐量应用的硬件架构，集成了最小和（MS）与NS-FAID解码内核。在65nm CMOS技术上的ASIC后综合实现结果表明，NS-FAIDs在吞吐量与面积比方面取得了显著改善，比MS解码器最多提升58.75%，且纠错性能相同甚至更好，或仅有轻微下降。
引用
@article{arxiv.1709.10396,
title = {Analysis and Design of Cost-Effective, High-Throughput LDPC Decoders},
author = {Thien Truong Nguyen-Ly and Valentin Savin and Khoa Le and David Declercq and Fakhreddine Ghaffari and Oana Boncalo},
journal= {arXiv preprint arXiv:1709.10396},
year = {2017}
}
备注
Submitted to IEEE Transactions on VLSI