PLDPC-Hadamard 码分层译码器的硬件架构

Peng W. Zhang; Francis C. M. Lau; Chiu-W. Sham

PLDPC-Hadamard 码分层译码器的硬件架构

信息论 2022-08-22 v2 math.IT

作者: Peng W. Zhang , Francis C. M. Lau , Chiu-W. Sham

摘要

基于原模图的低密度奇偶校验 Hadamard 码（PLDPC-HCs）是一种逼近香农极限的新型编码。本文提出了一种 PLDPC-HC 分层译码器的硬件架构。该译码器主要由随机地址存储器、Hadamard 子译码器和控制逻辑组成。提出了两种流水线结构，并推导了这两种结构的延迟和吞吐量。在 FPGA 板上实现该译码器设计表明，在 $E_b/N_0 = - 0.40$ dB 附近，可实现 $1.48$ Gbps 的吞吐量，误码率（BER）为 $10^{-5}$ 。该译码器还可在 $E_b/N_0 = - 1.14$ dB 下达到相同的 BER，但吞吐量降至 $0.20$ Gbps。

关键词

PLDPC-Hadamard 码分层译码器硬件架构 FPGA 实现香农极限流水线结构吞吐量

引用

@article{arxiv.2110.07906,
  title  = {Hardware Architecture of Layered Decoders for PLDPC-Hadamard Codes},
  author = {Peng W. Zhang and Francis C. M. Lau and Chiu-W. Sham},
  journal= {arXiv preprint arXiv:2110.07906},
  year   = {2022}
}

备注

The paper has been accepted to IEEE Trans. on Circuits on Systems I

PLDPC-Hadamard 码分层译码器的硬件架构

摘要

关键词

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