纳米电路的软错误容限分析与优化
硬件体系结构
2011-11-09 v1
摘要
随着器件尺寸缩小导致节点电容减小，以及电源/阈值电压缩放导致噪声容限降低，纳米电路越来越容易受到α粒子和大气中子撞击引起的软错误影响。在设计流程中加入软错误容限估计和优化以应对日益增加的易感性变得至关重要。本文第一部分介绍了一种用于纳米电路精确软错误容限分析的工具 (ASERTA)，可用于估计由数百万个门组成的纳米电路的软错误容限。该工具生成的容限估计值与 SPICE 生成的估计值高度吻合，同时计算时间减少了几个数量级。本文第二部分介绍了一种利用 ASERTA 生成的容限估计值进行纳米电路软错误容限优化的工具 (SERTOPT)。该工具为组合电路中的门寻找最优的尺寸、沟道长度、电源电压和阈值电压，以便在满足时序约束的同时提高软错误容限。对 ISCAS'85 基准电路的实验表明，优化后电路的软错误率降低了多达 47%，而电路延迟仅略有增加。
引用
@article{arxiv.0710.4720,
title = {Soft-Error Tolerance Analysis and Optimization of Nanometer Circuits},
author = {Yuvraj Singh Dhillon and Abdulkadir Utku Diril and Abhijit Chatterjee},
journal= {arXiv preprint arXiv:0710.4720},
year = {2011}
}
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