亚稳态抑制电路
分布式、并行与集群计算
2017-05-31 v7
摘要
在数字电路中，亚稳态会导致信号退化为既非逻辑 0 又非逻辑 1 的状态，从而破坏布尔逻辑的抽象。遗憾的是，无论以何种方式从未同步的时钟域读取信号或执行模数转换，都会产生亚稳态扰动的风险；没有任何数字电路能够确定性地避免、消除或检测亚稳态 (Marino, 1981)。同步器作为唯一的传统对策，会随时间推移使维持亚稳态的概率呈指数级下降。它以同步延迟换取亚稳态消除为逻辑 0 或 1 的概率增加，但并不能保证成功。我们提出了一种根本不同的方法：可以通过细粒度的逻辑屏蔽来抑制亚稳态，使其无法感染整个电路。该技术保证了输出中亚稳态及其不确定性的有限程度。我们方法的核心是同步时钟数字电路中亚稳态的时间与值离散模型。亚稳态以最坏情况的方式传播，从而允许推导出确定性保证，这无需同步器且与同步器不同。所提出的模型得出了肯定性结果，并通过了再现 Marino 不可能性结果的检验。我们完整分类了使用标准寄存器的电路可以计算哪些函数。关于屏蔽寄存器，我们证明了它们在每个时钟周期内计算能力都严格增强，从而形成了一个非平凡的可计算函数层级。
引用
@article{arxiv.1606.06570,
title = {Metastability-Containing Circuits},
author = {Stephan Friedrichs and Matthias Függer and Christoph Lenzen},
journal= {arXiv preprint arXiv:1606.06570},
year = {2017}
}