部分齐次多项式电路尺寸的下界
计算复杂性
2017-08-03 v6 交换代数
逻辑
摘要
在本文中,我们为每个相对于其部分变量子集是齐次的多变量多项式 关联了一系列多项式族 ,这些多项式族由等次数的齐次多项式的 元组构成,使得 中任何成员的电路尺寸均以 的电路尺寸为上界。这提供了一种通过证明与 关联的多项式映射的 -(弱)回避性来获得 电路尺寸下界的方法。我们讨论了一些证明 -(弱)回避性的代数方法。我们还改进了Raz在\cite{Raz2009}中得到的算术电路正规齐次形式的估计,从而获得了更好的电路尺寸下界(引理\ref{lem:cor38},注记\ref{rem:cor38})。我们的方法为几类多变量齐次多项式的电路尺寸给出了非平凡下界(推论\ref{cor:412},例\ref{ex:bi})。
引用
@article{arxiv.1302.3360,
title = {Lower bounds for the circuit size of partially homogeneous polynomials},
author = {Hông Vân Lê},
journal= {arXiv preprint arXiv:1302.3360},
year = {2017}
}
备注
25 pages, final version, accepted to Journal of Fundamental and Applied Mathematics. Some missing definitions and coefficients in the last version have been added and corrected now