三进制忆阻器-CMOS 译码器的 FPGA 综合
新兴技术
2021-04-22 v1
摘要
对忆阻器-CMOS 逻辑门的兼容应用一直难以实现，因为数据密度优势被慢开关速度和电阻耗散所抵消。有源微显示器通常优先考量像素密度（因而分辨率）而非速度，最广泛使用的刷新率介于 25–240 Hz 之间。因此，忆阻器-CMOS 逻辑是有源矩阵显示器中外围 IO 逻辑的一个有前景的适配方案。在本文中，我们设计并实现了一个三进制 1-3 线译码器和一个三进制 2-9 线译码器，用于驱动七段 LED 显示屏。在 50 nm 工艺下进行了 SPICE 仿真，并在 Altera Cyclone IV 现场可编程门阵列（FPGA）开发板上综合了这些译码器，该板实现了在 Quartus II 中设计的三进制忆阻器模型。我们将硬件结果与二-十进制（BCD）转七段显示译码器进行比较，表明我们的忆阻器-CMOS 方法在最高可综合频率 293.77 MHz 下将总 IO 功耗降低了约 6 倍。尽管速度约为原生内置 BCD 转七段译码器的一半，但典型微显示器相对较慢的刷新率表明这是一种可容忍的权衡，即以数据密度优先于速度。
引用
@article{arxiv.2104.10297,
title = {FPGA Synthesis of Ternary Memristor-CMOS Decoders},
author = {Xiaoyuan Wang and Zhiru Wu and Pengfei Zhou and Herbert H. C. Iu and Jason K. Eshraghian and Sung Mo Kang},
journal= {arXiv preprint arXiv:2104.10297},
year = {2021}
}