时序良率的快速蒙特卡洛估计：结合随机逻辑努力的重要性采样 (ISLE)
其他计算机科学
2009-09-29 v2
摘要
在集成电路制造技术的纳米时代，由于统计工艺和电路参数变化引起的性能变异性变得越来越显著。过去几年中，电子设计自动化（EDA）社区付出了巨大努力来应对所谓的统计时序问题。这些努力大多旨在将静态时序分析器推广到统计情形。在本文中，我们采取一种务实的方法，致力于使用于时序良率估计的蒙特卡洛方法在实际中可行。蒙特卡洛方法被广泛用作评估其他时序良率估计技术准确性的黄金标准。然而，人们普遍认为它无法在实际中用于估计时序良率，因为它需要过多昂贵的全电路模拟才能达到可接受的精度。在本文中，我们提出了一种构建改进型蒙特卡洛估计器的新方法，用于时序良率估计，该方法能提供与标准蒙特卡洛估计器相同的精度，但所需的全电路模拟次数大大减少。这种改进的估计器基于方差缩减技术、重要性采样以及逻辑努力形式体系的随机推广（用于廉价但近似的延迟估计）的新颖组合。我们展示的结果表明，我们的改进型良率估计器在达到与标准蒙特卡洛估计器相同精度的同时，成本降低了数个数量级。
引用
@article{arxiv.0805.2627,
title = {Fast Monte Carlo Estimation of Timing Yield: Importance Sampling with Stochastic Logical Effort (ISLE)},
author = {Alp Arslan Bayrakci and Alper Demir and Serdar Tasiran},
journal= {arXiv preprint arXiv:0805.2627},
year = {2009}
}