提取器：用于高效泡利运算的QLDPC架构

为了实现大规模容错量子计算，量子低密度校验码 (QLDPC) 已被确立为相较于基于表面码等传统方法的低开销内存的有力候选人。然而，对QLDPC内存执行容错逻辑计算一直是理论和实践中的长期挑战。本文提出了一种新原语，我们将其称为“提取器系统”，可将任何QLDPC内存增强为适用于泡利运算的计算块。特别是，任何支持于该内存上的逻辑泡利算子都可在一个逻辑周期内进行容错测量，该周期包含 $O(d)$ 个物理 syndrome 测量周期，且无需重新排列量子比特连通性。我们进一步提出了一种固定连通性、基于 LDPC 的架构，通过连接许多提取器增强计算 (EAC) 块和桥接系统来实现。当结合用户定义的高保真度 $|T\rangle$ 态来源时，此架构可通过并行逻辑测量实现通用量子电路，使得所有单块 Clifford 门均被编译消除。提取器在 $n$ 个量子比特代码上的大小为 $\tilde{O}(n)$，其中具体的开销在实际应用中具有广泛的优化空间。