层级存储器：用局域门模拟量子 LDPC 码

恒定速率低密度奇偶校验（LDPC）码是构建高效容错量子存储器的有前途的候选者。然而，若物理门受到几何局域性约束，实现这些码就变得具有挑战性。在本文中，我们构造了一个新的 $[[N,K,D]]$ 码族，称为层级码，其编码的逻辑量子比特数为 $K = \Omega(N/\log(N)^2)$。该码族的第 N 个元素通过将一个恒定速率量子 LDPC 码与表面码级联得到；在二维中使用最近邻门足以实现相应的综合征提取电路并达到阈值。在阈值以下，逻辑失败率作为距离 $D(N)$ 的函数以超多项式方式趋于零。我们提出了一种用于实现综合征提取电路的双层架构，并估算了该架构的逻辑失败率。在保守假设下，我们发现层级码优于将所有逻辑量子比特都编码在表面码中的基本编码方案。