面向高速升降表面码的可寻址容错通用量子门操作

量子稀疏密度检查(qLDPC)码是实现低比特开销容错量子存储器的领先候选方案之一。相对于其块大小，qLDPC码具有潜在的高编码率和较大距离，使其适用于近期量子计算机中对噪声的实际抑制。除了与更传统的拓扑量子纠错码相比更高的比特连接需求外，qLDPC码仍然极难计算。本文引入了一种构造方法，在最近引入的升降连接表面(LCS)码上实现所有Clifford量子门操作。这些码可以在3D局部架构中实现，并实现渐近缩放$[[n, \mathcal{O}(n^{1/3}), \mathcal{O}(n^{1/3})]]$。具体而言，LCS码实现了具有少量比特的有利实例:对于$[[15,3,3]]$LCS码，我们提供了基于标志比特的逻辑门集合$\{\overline{H}_i, \overline{H}_i, \overline{C_i X_j}\}_{i,j \in (0,1,2)}$的确定性容错(FT)电路。通过添加容错魔法态准备程序，我们展示如何在$d=3$LCS码中实现容错通用门集。数值模拟表明，我们的门构造可实现$p_{\mathrm{th}} \approx 4.8\cdot 10^{-3}-1.2\cdot 10^{-2}$范围内的伪阈值。该方案使用适量比特，适用于近期实验，促进了高率qLPDC码中容错纠错逻辑的进展。