面向Verilog设计中潜在主要资产自动识别
密码学与安全
2025-06-10 v1
摘要
随着设计复杂性的增加，预测和缓解安全问题的挑战给设计者带来了更多责任。由于硬件是安全系统的基础，我们需要支持工程师提升信任并帮助他们解决安全问题的工具和技术。了解设计中的安全资产是进行下游安全分析（如威胁建模、弱点识别和验证）的基础。本文提出了一种用于初步识别Verilog设计中潜在安全资产的自动化方法。受人工资产识别方法的启发，我们分析了三个IP系列中的开源硬件设计，并识别出可能指示结构性资产的模式和共性。通过迭代优化，我们提供了一组潜在的主要安全资产，从而有助于缩小人工搜索空间。
引用
@article{arxiv.2502.04648,
title = {Toward Automated Potential Primary Asset Identification in Verilog Designs},
author = {Subroto Kumer Deb Nath and Benjamin Tan},
journal= {arXiv preprint arXiv:2502.04648},
year = {2025}
}
备注
Accepted at ISQED 2025