面向 FPGA 多核的 RTL 级时序驱动 C-Slow 重定时
硬件体系结构
2018-07-17 v1
摘要
本文讨论了 RTL 级上的 C-Slow 重定时（CSR）。CSR 通过向每条路径添加相同数量的寄存器来倍增核的功能。该技术对于已自带寄存器的 FPGA 而言是理想的。以往的文献仅限于在网表级添加寄存器，这会产生大量系统验证问题，并被认为是现代多核时代应用该技术的主要缺陷。本文展示了如何通过时序驱动的自动 RTL 修改高效地实现 CSR。本文提供的方法论可作为在高层次综合（HLS）中使用 CSR 的指导。文中给出了在 FPGA 上实现的 RTL 级 CSR 化复杂 RISC 核的结果。
引用
@article{arxiv.1807.05446,
title = {Timing Driven C-Slow Retiming on RTL for MultiCores on FPGAs},
author = {Tobias Strauch},
journal= {arXiv preprint arXiv:1807.05446},
year = {2018}
}