扫描结构中动态与静态功耗的同时降低
硬件体系结构
2011-11-09 v1
摘要
测试期间的功耗耗散是集成电路测试面临的主要挑战。在 CMOS 电路中，动态功耗一直是功耗耗散的主要部分，然而在未来技术中，静态功耗部分将超过动态部分。本文提出了一种高效技术，用于降低扫描结构中的动态和静态功耗耗散。在扫描模式下，将不在关键路径上的扫描单元输出多路复用到固定值。选择这些恒定值和主输入，使得非多路复用扫描单元上发生的跳变受到抑制，并降低扫描模式下的漏电流。本文还提出了一种寻找这些向量的方法。在 ISCAS89 基准电路上进行的实验证明了该技术的有效性。
引用
@article{arxiv.0710.4653,
title = {Simultaneous Reduction of Dynamic and Static Power in Scan Structures},
author = {Shervin Sharifi and Javid Jaffari and Mohammad Hosseinabady and Ali Afzali-Kusha and Zainalabedin Navabi},
journal= {arXiv preprint arXiv:0710.4653},
year = {2011}
}
评论
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