逻辑电路中多位翻转发生的可能性
硬件体系结构
2014-01-07 v1
摘要
软错误对纳米技术下的电路可靠性有显著影响。在架构层面，软错误通常由概率位翻转模型建模。在开发此类抽象故障模型时，一个需要考虑的重要问题是粒子撞击引起多位错误的可能性。这一可能性已在存储器中得到广泛研究，但在逻辑电路中尚未被同等程度地理解。在本文中，我们试图量化单个瞬态事件在由组合门和触发器组成的逻辑电路中引起多位错误的可能性。具体而言，我们计算了在单个位因瞬态而翻转的条件下发生多位翻转的条件概率。为了计算此条件概率，我们使用了一种蒙特卡洛技术，其中样本是通过详细的布局后电路模拟生成的。我们在 ISCAS'85 基准电路和其他一些电路上的实验表明，该条件概率相当显著，最高可达 0.31。因此我们得出结论，为了获得逼真的软错误架构故障模型，必须考虑多位翻转。
引用
@article{arxiv.1401.1003,
title = {On the likelihood of multiple bit upsets in logic circuits},
author = {Nanditha P. Rao and Shahbaz Sarik and Madhav P. Desai},
journal= {arXiv preprint arXiv:1401.1003},
year = {2014}
}
备注
6 pages