四进制串行与并行加法器的设计与分析
硬件体系结构
2010-09-15 v1
摘要
多年来，主要在二值逻辑系统中对减少加法器电路时间和面积的优化技术进行了广泛研究。在本文中，我们提供了在四值逻辑系统中设计全加器所需的必要方程。我们推导了作为超前进位加法器工作的单级并行加法器的方程。我们还提供了一种对数级并行加法器的设计，该加法器可以在log2(n)的时间延迟内计算n个qudits的进位。最后，我们比较了这些设计，并提出了一种结合串行和并行加法器优点的混合加法器。
引用
@article{arxiv.1009.2622,
title = {On the Design and Analysis of Quaternary Serial and Parallel Adders},
author = {Anindya Das and Ifat Jahangir and Masud Hasan},
journal= {arXiv preprint arXiv:1009.2622},
year = {2010}
}