基于 Cadence Virtuoso 平台的 1 位全加器低功耗 - 面积设计

功耗已成为集成电路 (IC) 的主要设计约束。在纳米级技术体制下，漏电功耗已成为总功耗的重要组成部分。全加器是算术逻辑单元 (ALU) 的基本功能单元。通过降低 ALU 的功耗可以降低处理器的功耗，而通过降低全加器的功耗可以降低 ALU 的功耗。因此，具有低功耗特性的全加器设计日益流行。本工作阐述了利用 Cadence 工具和 Virtuoso 平台设计低功耗、少晶体管全加器的方案；所有仿真均在 180nm 单 n 阱 CMOS 体硅工艺下进行，使用 Cadence 工具的 Virtuoso 平台，供电电压为 1.8V，频率为 100MHz。与传统的 28T 设计相比，这些电路（6T 设计）功耗更低，节能高达 93.1%；与 SERF 设计相比节能 80.2%，且延迟退化不明显。所提出的电路利用了 GDI 技术和传输管逻辑的优势。