利用基于版图效应锁定模拟集成电路
密码学与安全
2022-09-07 v1
摘要
尽管数字域存在多种混淆方法，但用于保护模拟域知识产权（IP）的技术大多被忽视。可以理解的是，模拟组件占版图面积很小，因为集成电路（IC）的大部分面积为数字部分。然而，由于模拟组件设计与调谐困难，它们构成了理应受保护的宝贵 IP。本文首次展示了一种通过利用版图效应来保护模拟 IP 的方法，这些效应在 IC 设计中通常被视为不期望的减损因素。具体而言，我们利用氧化物扩散长度（LOD）与阱邻近效应（WPE）对晶体管的影响来调谐器件的关键参数（如 gm 与 Vth）。此类参数隐藏于密钥输入之后，类似于数字 IC 的逻辑锁定方法。所提技术应用于锁定一个运算跨导放大器（OTA）。为展示所获混淆的鲁棒性，对所研究电路在大量密钥集（即 >50K 与 >300K）下仿真，结果显示当应用错误密钥时，锁定电路在开环增益（高达 130dB）、相位裕度（高达 50 deg）、3dB 带宽（约 2.5MHz）与功耗（约 1mW）方面出现大范围退化。我们的结果展示了该技术的收益与所带来的开销。我们也论证了逆向工程攻击所提方法的有效性缺失。更重要的是，我们的技术仅采用常规晶体管，既不需要改变 IC 制造工艺，也不需要任何代工厂级协调或信任。
引用
@article{arxiv.2209.01856,
title = {Leveraging Layout-based Effects for Locking Analog ICs},
author = {Muayad J. Aljafar and Florence Azais and Marie-Lise Flottes and Samuel Pagliarini},
journal= {arXiv preprint arXiv:2209.01856},
year = {2022}
}