面向 SoC FPGA 的硬件加速事件图神经网络用于低延迟时序分类
机器学习
2026-05-12 v1 人工智能
信号处理
摘要
随着嵌入式边缘传感器记录数据的数量不断增长，对智能本地处理的需求也随之增长。此类数据常以时序信号形式出现，基于此可进行本地实时预测。然而，一种能够实现低延迟预测且功耗低的硬件-软件方法是必需的。本文提出一种用于时序分类的事件图神经网络硬件实现。我们利用人工鼻膜模型将输入时序信号转换为稀疏事件数据格式，从而使事件图相较于其他 AI 方法可显著降低计算量。我们将设计实现于 SoC FPGA 上，并应用于对 Spiking Heidelberg Digits（SHD）数据集进行实时处理，以对标竞争方案。本方法在 SHD 数据集上实现了 92.7% 的浮点精度，仅比具有 10% 以上和 67% 更少模型参数的领先模型低出 2.4% 和 2%，同时显著优于 FPGA 上的脉冲神经网络实现，实现 92.3% 的精度，同时使用更少的计算资源并降低延迟。
引用
@article{arxiv.2503.06629,
title = {Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA},
author = {Hiroshi Nakano and Krzysztof Blachut and Kamil Jeziorek and Piotr Wzorek and Manon Dampfhoffer and Thomas Mesquida and Hiroaki Nishi and Tomasz Kryjak and Thomas Dalgaty},
journal= {arXiv preprint arXiv:2503.06629},
year = {2026}
}
备注
Paper accepted for the 21st International Symposium on Applied Reconfigurable Computing ARC 2025, Sevilla, Spain, April 9-11, 2025